Nouvelle architecture d’un décodeur des codes LDPC

Dans ce livre, nous nous sommes intéressés aux algorithmes de décodage des codes LDPC (Low Density Parity Check) et à leurs implémentations Hardware. Nous avons tout d’abord proposé une nouvelle approximation de l’équation de l’étape de mise à jour des nœuds de contrôle. Ce qui a permis de réduire d’une manière très significative la puissance de calcul et la complexité d’implémentation Hardware sans pertes notable de performances, en termes de BER (Bit Error Rate), par rapport à l’algorithme de référence BP (Belief Propagation) ou LLR-BP (Log Likelihood Ratio Belief Propagation). L’approximation proposée est testée et validée au sein d’une unité de décodage parallèle des codes LDPC régulier de degrés 3 et 6, respectivement des nœuds de variables et de contrôles. Par la suite cette approximation est implémentée sur une cible FPGA (Field Programmable Gate Arrays) de la firme d’Altera.